Lors de l'événement Hot Chips 2026, Jaesik Lee, vice-président de l'ingénierie du packaging chez SK Hynix, a présenté les plans de l'entreprise pour accélérer sa feuille de route concernant la mémoire à haute bande passante (HBM) via des technologies de packaging avancé.

Actuellement, la structure HBM utilise un empilement 3D connectant plusieurs puces DRAM à une puce de base via des TSV (Through-Silicon Vias). Les solutions actuelles peuvent atteindre un empilement de 16 couches (16-Hi). Pour la future génération HBM4, SK Hynix prévoit des densités de DRAM allant jusqu'à 24 Gb, des capacités de 36 GB, 2048 bits d'E/S, des vitesses d'E/S de 8 Gbps et une bande passante de 2048 GB/s.

Défis thermiques et innovations technologiques

L'augmentation de la bande passante et du nombre de TSV entraîne des défis de consommation électrique et de gestion thermique. Pour y répondre, SK Hynix explore plusieurs solutions :

• Hybrid Bonding : Cette méthode permettrait d'obtenir un pas de TSV inférieur à 18 microns et une résistance thermique réduite de 35 % par rapport aux processus MR-MUF.
• I-HBM : Une technologie de mitigation des points chauds qui intègre un composant de refroidissement à haute conductivité thermique dans la zone PHY D2D, offrant une réduction supplémentaire de plus de 30 % de la résistance thermique.
• Advanced MR-MUF : Déjà utilisé pour la solution 16-Hi HBM3E, ce procédé intègre des technologies de contrôle du gauchissement (warpage) et de remplissage de vide (gap-fill).

SK Hynix a également mentionné l'utilisation de la technologie de packaging EMIB d'Intel dans ses solutions HBM en 2.5D, aux côtés de technologies comme CoWoS-L, CoWoS-R et CoWoS-S. L'entreprise envisage à terme une intégration 3D permettant d'empiler la HBM directement sur les accélérateurs.